Design Chip Semikonduktor Supporting

Pengenalan konsep dasar semikonduktor, sistem digital, logika Boolean, gerbang logika, rangkaian kombinasional dan sekuensial, serta arsitektur prosesor RISC-V dan System-on-Chip (SoC). Pembelajaran mencakup pengenalan alur pengembangan chip digital, fungsi Register Transfer Level (RTL), dasar bahasa pemrograman Verilog/SystemVerilog, penggunaan Python untuk otomasi sederhana, serta pengelolaan kode dan dokumentasi teknis menggunakan Git/GitHub sebagai fondasi pengembangan proyek chip dan prototipe smart meter.

Pembelajaran perancangan modul digital menggunakan Verilog/SystemVerilog, meliputi implementasi rangkaian kombinasional dan sekuensial, finite state machine (FSM), register, counter, serta antarmuka komunikasi digital. Kegiatan mencakup pengembangan Intellectual Property (IP) sederhana, penyusunan testbench dasar, integrasi modul RTL ke dalam subsistem SoC RISC-V, serta pemeriksaan kesesuaian antarmuka dan konektivitas antarblok. Peserta mulai menghasilkan modul desain yang dapat disimulasikan dan ditinjau oleh mentor sesuai jalur penempatan.

Pelaksanaan verifikasi fungsional terhadap modul RTL dan subsistem SoC melalui penyusunan testbench, stimulus, pemeriksaan output, serta analisis hasil simulasi. Pembelajaran mencakup identifikasi skenario pengujian normal dan kondisi batas, debugging kesalahan logika, penggunaan assertion dasar, serta pencatatan test log dan bukti pengujian. Peserta juga mempelajari konsep coverage dan metodologi verifikasi yang sesuai tingkat proyek untuk memastikan desain memenuhi spesifikasi fungsional sebelum memasuki tahap integrasi lanjutan.

Implementasi dan pengujian desain digital pada platform FPGA, termasuk proses sintesis, pemetaan pin, pemrograman perangkat, dan validasi fungsi perangkat keras. Pembelajaran mencakup integrasi modul RTL dengan firmware, pengujian antarmuka komunikasi, pertukaran data antara hardware dan software, serta troubleshooting ketidaksesuaian fungsi. Pada proyek smart meter, peserta mendukung pengujian alur akuisisi dan pemrosesan data pengukuran melalui integrasi modul digital, firmware, dan antarmuka analog sesuai pembagian tugas dan arahan mentor.

Pengenalan alur pengembangan Application-Specific Integrated Circuit (ASIC), mulai dari sintesis logika, analisis timing, floorplanning, placement, clock tree synthesis, routing, hingga evaluasi hasil implementasi fisik sesuai akses perangkat dan perangkat lunak yang tersedia. Pembelajaran juga mencakup pengenalan Static Timing Analysis (STA), Design for Testability (DFT), konsep scan chain, serta dasar Analog Front-End (AFE) dan metrologi untuk mendukung sistem smart meter. Aktivitas praktik disesuaikan dengan jalur penempatan peserta, dengan penekanan pada analisis hasil tool, identifikasi pelanggaran desain, pencatatan eksperimen, dan penyusunan dokumentasi teknis.

Integrasi dan evaluasi hasil pengembangan modul RTL, subsistem SoC RISC-V, verifikasi fungsional, implementasi FPGA, firmware, atau eksplorasi ASIC sesuai jalur penempatan. Kegiatan mencakup pengujian akhir terhadap spesifikasi, penyelesaian temuan dan bug, evaluasi hasil simulasi maupun pengujian perangkat, serta pemutakhiran kode dan dokumentasi melalui Git/GitHub. Peserta menyusun laporan teknis yang mencakup tujuan desain, arsitektur, metode implementasi, hasil pengujian, test log, kendala, dan rekomendasi pengembangan, kemudian mempresentasikan deliverable serta portofolio proyek untuk direview oleh mentor.